min_pulse_width
Primero, min_pulse_width es verificar si el ancho del nivel alto y el nivel bajo de la señal de reloj en la lógica secuencial excede el ancho mínimo especificado.
Esta comprobación no se puede ignorar. En teoría hay que arreglarlo. Sin embargo, se agregarán algo de reducción de potencia, incertidumbre y varias esquinas durante la aprobación, y hay un cierto margen. Por lo tanto, si hay violaciones, pero el chip regresa sin problemas, no se sorprenda. todavía están cubiertos por el margen dentro del rango.
Se recomienda encarecidamente no aprobar infracciones de mpw, pero si debe hacerlo, debe evaluar cuidadosamente los riesgos.
min_period
Dado que existe min_pulse_width, ¿por qué hay una verificación de min_period para sram?
Esto comienza con el principio de sram.
Bitcell SRAM de seis tubos
Tomemos como ejemplo una SRAM común de seis tubos.
Entonces, el proceso de lectura para esta bitcell es el siguiente:
Supongamos que el contenido almacenado es 1, es decir, el nivel en Q es alto al comienzo de la lectura. ciclo, los dos bits La línea se precarga a 1 lógico, y luego la línea de palabra WL se carga alta, permitiendo que pasen los dos transistores de control de acceso M5 y M6. El segundo paso es pasar el valor almacenado en Q a la línea de bits BL en su potencial precargado y drenar el valor (BL no)precargado. Esto se hace conectando directamente la ruta de M1 y M5 al nivel bajo para hacer. su valor es 0 lógico (es decir, el nivel alto de Q hace que pase el transistor M1. En el lado de la línea de bits BL, pasan los transistores M4 y M6, conectando la línea de bits al 1 lógico representado por VDD (M4 actúa como un 0 lógico). Transistor de efecto de campo del canal P, porque la puerta agrega un nivel bajo de (Q NOT) y pasa M4. Si el contenido almacenado es 0, el estado del circuito inverso hará que (BL NOT) sea 1 y BL 0. Simplemente (BL NOT). ) y BL Con una pequeña diferencia de potencial, el circuito de amplificación de lectura identificará qué línea de bits es un 1 y cuál es un 0. Cuanto mayor sea la sensibilidad, más rápida será la velocidad de lectura.
En pocas palabras, SRAM necesita precargar BL BLB antes de leer, luego encender WL y luego BL y BLB se envían al amplificador de detección para comparar.
Veamos de nuevo el diagrama de tiempos.
Diagrama de tiempos
Después de leer sram, es necesario precargar BL/BLB nuevamente para la siguiente lectura.
Entonces este período mínimo es el retraso de la propia SRAM (CLK-gt; RD) más el tiempo de precarga de BL/BLB.
Así que volvamos a la pregunta original.
¿Por qué sram tiene una verificación min_period?
La respuesta es dejar tiempo suficiente para que la línea de bits SRAM se precargue.
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