Lea la siguiente introducción en detalle, espero que le sea útil.
1 Frecuencia principal
La frecuencia principal también se llama frecuencia de reloj. , la unidad es MHz, que se utiliza para indicar la velocidad de cálculo de la CPU. Frecuencia principal de la CPU = FSB × factor de multiplicación de frecuencia. Mucha gente piensa que la frecuencia principal determina la velocidad de funcionamiento de la CPU. Esto no es sólo unilateral, sino que también para los servidores esta comprensión es parcial. Hasta el momento, no existe una fórmula definitiva que pueda determinar la relación numérica entre la frecuencia principal y la velocidad de cálculo real. Incluso los dos principales fabricantes de procesadores, Intel y AMD, tienen una gran controversia sobre este punto. Empezamos por Intel mirando las tendencias de desarrollo de productos. Se puede ver que Intel concede gran importancia a fortalecer el desarrollo de su propia frecuencia principal. Al igual que otros fabricantes de procesadores, alguien lo comparó alguna vez con un procesador Transmeta 1G. Su eficiencia operativa es equivalente a la de un procesador Intel 2G.
Por lo tanto, la frecuencia principal de la CPU no está directamente relacionada con la potencia informática real de la CPU. La frecuencia principal indica la velocidad de oscilación de la señal de pulso digital en la CPU. También podemos ver ejemplos de esto en los productos de procesador de Intel: los chips Itanium de 1 GHz pueden funcionar casi tan rápido como los Xeon/Opteron de 2,66 GHz, o los Itanium 2 de 1,5 GHz son tan rápidos como los Xeon/Opteron de 4 GHz. La velocidad de cálculo de la CPU también depende de los indicadores de rendimiento de varios aspectos del proceso de la CPU.
Por supuesto, la frecuencia principal está relacionada con la velocidad de computación real. Solo se puede decir que la frecuencia principal es solo un aspecto del rendimiento de la CPU y no representa el rendimiento general de la CPU.
2. FSB
El FSB es la frecuencia base de la CPU, y su unidad también es MHz. El FSB de la CPU determina la velocidad de funcionamiento de toda la placa base. Para decirlo sin rodeos, en las computadoras de escritorio, lo que llamamos overclocking se refiere a overclocking del FSB de la CPU (por supuesto, en circunstancias normales, el multiplicador de la CPU está bloqueado, creo que esto se entiende bien). Pero para las CPU de servidor, el overclocking no está permitido en absoluto. Como se mencionó anteriormente, la CPU determina la velocidad de funcionamiento de la placa base. Las dos se ejecutan sincrónicamente. Si se overclockea la CPU del servidor y se cambia el FSB, se producirá una operación asincrónica (muchas placas base de escritorio admiten la operación asincrónica). El servidor se ejecuta de forma asincrónica. Inestabilidad del sistema.
En la mayoría de sistemas informáticos actuales, el FSB es también la velocidad de funcionamiento sincrónico entre la memoria y la placa base. De esta forma, se puede entender que el FSB de la CPU está directamente conectado a la memoria, realizándose ambos sincronizados. estado de funcionamiento. Es fácil confundir FSB y frecuencia FSB. Hablemos de la diferencia entre los dos en la siguiente introducción de FSB.
3. Frecuencia del bus frontal (FSB)
La frecuencia del bus frontal (FSB) (es decir, la frecuencia del bus) afecta directamente la velocidad del intercambio directo de datos entre la CPU y la memoria. . Existe una fórmula que se puede calcular, es decir, ancho de banda de datos = (frecuencia del bus × ancho de banda de datos)/8. El ancho de banda máximo de transmisión de datos depende del ancho y la frecuencia de transmisión de todos los datos transmitidos simultáneamente. Por ejemplo, el Xeon Nocona actual que admite 64 bits tiene un bus frontal de 800 MHz. Según la fórmula, su ancho de banda máximo de transmisión de datos es de 6,4 GB/segundo.
La diferencia entre FSB y frecuencia FSB: la velocidad de FSB se refiere a la velocidad de transmisión de datos y el FSB es la velocidad de operación sincrónica entre la CPU y la placa base. En otras palabras, el FSB de 100MHz se refiere específicamente a la señal de pulso digital que oscila diez millones de veces por segundo, mientras que el bus frontal de 100MHz se refiere a la cantidad de transmisión de datos que la CPU puede aceptar por segundo, que es 100MHz×64bit÷8Byte; /bit=800MB/s.
De hecho, la aparición de la arquitectura "HyperTransport" ha cambiado la frecuencia real del bus frontal (FSB). Anteriormente sabíamos que la arquitectura IA-32 debe tener tres componentes importantes: concentrador de controlador de memoria (MCH), concentrador de controlador de E/S y concentrador PCI, como los conjuntos de chips típicos de Intel Intel 7501 e Intel7505, que son procesadores duales Xeon. hecho a medida El MCH que contienen proporciona a la CPU una frecuencia de bus frontal de 533 MHz. Con memoria DDR, el ancho de banda del bus frontal puede alcanzar 4,3 GB/segundo.
Sin embargo, a medida que el rendimiento del procesador continúa mejorando, también trae muchos problemas a la arquitectura del sistema. La arquitectura "HyperTransport" no solo resuelve el problema, sino que también mejora el ancho de banda del bus de manera más efectiva, como en los procesadores AMD Opteron. La arquitectura flexible del bus HyperTransport I/O le permite integrar el controlador de memoria, de modo que el procesador no transmite datos. a través del bus del sistema. El chipset intercambia datos directamente con la memoria. En este caso, no sé por dónde empezar a hablar de la frecuencia del bus frontal (FSB) en los procesadores AMD Opteron.
4. Bits de CPU y longitud de palabra
Bit: el binario se utiliza en circuitos digitales y tecnología informática, y los códigos son solo "0" y "1", ya sea " 0" o "1" es un "bit" en la CPU.
Longitud de palabra: en tecnología informática, el número de dígitos binarios que la CPU puede procesar a la vez por unidad de tiempo (al mismo tiempo) se denomina longitud de palabra. Por lo tanto, una CPU que puede procesar datos con una longitud de palabra de 8 bits suele denominarse CPU de 8 bits. De la misma manera, una CPU de 32 bits puede procesar datos binarios con una longitud de palabra de 32 bits por unidad de tiempo. La diferencia entre longitud de byte y palabra: dado que los caracteres ingleses de uso común se pueden representar mediante binario de 8 bits, los 8 bits generalmente se denominan byte. La longitud de la palabra no es fija y la longitud de la palabra es diferente para diferentes CPU. Una CPU de 8 bits solo puede procesar un byte a la vez, mientras que una CPU de 32 bits puede procesar 4 bytes a la vez. De manera similar, una CPU de 64 bits puede procesar 8 bytes a la vez.
5. Coeficiente multiplicador
El coeficiente multiplicador se refiere a la relación proporcional relativa entre la frecuencia principal de la CPU y la frecuencia externa. Bajo el mismo FSB, cuanto mayor sea el multiplicador de frecuencia, mayor será la frecuencia de la CPU. Pero, de hecho, bajo la premisa del mismo FSB, una CPU con alto multiplicador en sí misma tiene poca importancia. Esto se debe a que la velocidad de transmisión de datos entre la CPU y el sistema es limitada. Una CPU que persigue ciegamente multiplicadores altos y obtiene una frecuencia principal alta tendrá un efecto de "cuello de botella" obvio: la velocidad máxima a la que la CPU obtiene datos del sistema. no puede satisfacer los requisitos de velocidad informática de la CPU. En términos generales, a excepción de las muestras de ingeniería, las CPU de Intel tienen multiplicadores bloqueados, pero AMD no los ha bloqueado antes.
6. Caché
El tamaño de la caché también es uno de los indicadores importantes de la CPU, y la estructura y el tamaño de la caché tienen un gran impacto en la velocidad de la CPU. la CPU funciona a una frecuencia extremadamente alta. Generalmente, funciona a la misma frecuencia que el procesador y su eficiencia de trabajo es mucho mayor que la de la memoria del sistema y el disco duro. En el trabajo real, la CPU a menudo necesita leer el mismo bloque de datos repetidamente, y el aumento en la capacidad de la caché puede mejorar en gran medida la tasa de aciertos de lectura de datos dentro de la CPU sin tener que buscarlos en la memoria o el disco duro, mejorando así el sistema. actuación. . Sin embargo, debido a factores como el costo y el área del chip de la CPU, el caché es muy pequeño.
La caché L1 (caché de nivel uno) es la caché de primer nivel de la CPU, que se divide en caché de datos y caché de instrucciones. La capacidad y la estructura del caché L1 incorporado tienen un mayor impacto en el rendimiento de la CPU. Sin embargo, la memoria caché se compone de RAM estática y tiene una estructura complicada. Cuando el área de la CPU no puede ser demasiado grande, la capacidad. del caché L1 no es suficiente. Probablemente sea demasiado grande. La capacidad de la caché L1 de una CPU de servidor general suele ser de 32 a 256 KB.
La caché L2 (caché de nivel 2) es la caché de segundo nivel de la CPU, que se divide en chips internos y externos. La caché L2 interna en el chip se ejecuta a la misma velocidad que la frecuencia principal, mientras que la caché L2 externa solo se ejecuta a la mitad de la frecuencia principal. La capacidad de la caché L2 también afectará el rendimiento de la CPU. El principio es que cuanto más grande, mejor. La mayor capacidad de la CPU doméstica actual es de 512 KB, mientras que la caché L2 de la CPU en servidores y estaciones de trabajo llega a 256 KB. 1 MB, y algunos llegan hasta 2 MB o 3 MB.
La caché L3 (caché de tres niveles) se divide en dos tipos: la anterior era externa y la actual está integrada. Su efecto real es que la aplicación de caché L3 puede reducir aún más la latencia de la memoria y mejorar el rendimiento del procesador al calcular grandes cantidades de datos. Reducir la latencia de la memoria y mejorar las capacidades informáticas de grandes cantidades de datos son muy útiles para los juegos. En el campo del servidor, agregar caché L3 todavía tiene una mejora significativa en el rendimiento. Por ejemplo, una configuración con una caché L3 más grande utilizará la memoria física de manera más eficiente, por lo que puede manejar más solicitudes de datos que un subsistema de E/S de disco más lento.
Los procesadores con cachés L3 más grandes proporcionan un comportamiento de caché del sistema de archivos más eficiente y longitudes de cola de mensajes y procesadores más cortas.
De hecho, la primera caché L3 se aplicó al procesador K6-III lanzado por AMD. La caché L3 en ese momento estaba limitada por el proceso de fabricación y no estaba integrada en el chip, pero estaba integrada. la placa base. La caché L3, que sólo se puede sincronizar con la frecuencia del bus del sistema, en realidad no es muy diferente de la memoria principal. Posteriormente, el procesador Intel Itanium utilizó la caché L3 para el mercado de servidores. Luego están el P4EE y el Xeon MP. Intel también planea lanzar un procesador Itanium2 con 9 MB de caché L3 y, más adelante, un procesador Itanium2 de doble núcleo con 24 MB de caché L3.
Pero básicamente la caché L3 no es muy importante para mejorar el rendimiento del procesador. Por ejemplo, el procesador Xeon MP equipado con 1 MB de caché L3 todavía no es el oponente de Opteron. El aumento del bus frontal es más importante que el de Opteron. El aumento del caché aporta mejoras de rendimiento más efectivas.
7. Conjunto de instrucciones extendido de la CPU
La CPU se basa en instrucciones para calcular y controlar el sistema. Cada CPU está diseñada con una serie de sistemas de instrucciones que coinciden con su circuito de hardware. La solidez de las instrucciones también es un indicador importante de la CPU. El conjunto de instrucciones es una de las herramientas más eficaces para mejorar la eficiencia de los microprocesadores. Desde la arquitectura convencional actual, el conjunto de instrucciones se puede dividir en conjunto de instrucciones complejo y conjunto de instrucciones simplificado. Desde la perspectiva de aplicaciones específicas, como MMX (Multi Media Extended) de Intel, SSE, SSE2 (Streaming-Instrucción única de datos múltiples-Extensiones). 2), SEE3 y 3DNow! de AMD son conjuntos de instrucciones extendidos de la CPU, que mejoran respectivamente las capacidades de procesamiento multimedia, gráficos e Internet de la CPU. Normalmente nos referimos al conjunto de instrucciones ampliado de la CPU como "conjunto de instrucciones de la CPU". El conjunto de instrucciones SSE3 es también el conjunto de instrucciones más pequeño actualmente. Anteriormente, MMX contenía 57 comandos, SSE contenía 50 comandos, SSE2 contenía 144 comandos y SSE3 contenía 13 comandos. Actualmente, SSE3 es también el conjunto de instrucciones más avanzado. Los procesadores Intel Prescott ya admiten el conjunto de instrucciones SSE3. AMD agregará soporte para el conjunto de instrucciones SSE3 a los futuros procesadores Transmeta que también admitirán este conjunto de instrucciones.
8.Núcleo de la CPU y voltaje de trabajo de E/S
A partir del 586CPU, el voltaje de trabajo de la CPU se divide en dos tipos: voltaje del núcleo y voltaje de E/S. El voltaje del núcleo de la CPU es menor que el voltaje de E/S. El tamaño del voltaje del núcleo se determina en función del proceso de producción de la CPU. Generalmente, cuanto más pequeño es el proceso de producción, menor es el voltaje de funcionamiento del núcleo; generalmente es de 1,6 ~ 5 V. El bajo voltaje puede resolver los problemas de consumo excesivo de energía y generación excesiva de calor.
9. Proceso de fabricación
El micrón del proceso de fabricación se refiere a la distancia entre circuitos dentro del IC. La tendencia en los procesos de fabricación es hacia una mayor densidad. Los diseños de circuitos de circuitos integrados de mayor densidad significan que los circuitos integrados del mismo tamaño pueden tener diseños de circuitos con mayor densidad y funciones más complejas. Ahora los principales son 180 nm, 130 nm y 90 nm. Recientemente, los funcionarios han declarado que existe un proceso de fabricación de 65 nm.
10. Conjunto de instrucciones
(1) Conjunto de instrucciones CISC
Conjunto de instrucciones CISC, también conocido como conjunto de instrucciones complejas, el nombre en inglés es CISC (Complex). Abreviatura de instrucción para Set Computer). En un microprocesador CISC, cada instrucción del programa se ejecuta en serie en orden y las operaciones de cada instrucción también se ejecutan en serie en orden. La ventaja de la ejecución secuencial es un control simple, pero la tasa de utilización de varias partes de la computadora no es alta y la velocidad de ejecución es lenta. De hecho, es la CPU de la serie x86 (es decir, arquitectura IA-32) producida por Intel y sus CPU compatibles, como AMD y VIA. Incluso el nuevo X86-64 (también llamado AMD64) pertenece a la categoría CISC.
Para saber qué es un conjunto de instrucciones debemos empezar por la CPU de arquitectura X86 actual.
El conjunto de instrucciones X86 fue desarrollado especialmente por Intel para su primera CPU de 16 bits (i8086). La CPU de la primera PC del mundo: i8088 (versión simplificada de i8086) lanzada por IBM en 1981 también usaba instrucciones X86. la computadora El chip X87 se agregó para mejorar las capacidades de procesamiento de datos de punto flotante. De ahora en adelante, el conjunto de instrucciones X86 y el conjunto de instrucciones X87 se denominarán colectivamente conjunto de instrucciones X86.
Aunque con el desarrollo continuo de la tecnología de CPU, Intel ha desarrollado sucesivamente los nuevos i80386, i80486, hasta el pasado PII Xeon, PIII Xeon, Pentium 3 y, finalmente, hasta la actual serie Pentium 4, Xeon (excluyendo Xeon). Nocona), pero para garantizar que la computadora pueda continuar ejecutando varias aplicaciones desarrolladas en el pasado para proteger y heredar ricos recursos de software, todas las CPU producidas por Intel continúan usando el conjunto de instrucciones X86, por lo que su CPU todavía pertenece al X86. serie. Dado que la serie Intel X86 y sus CPU compatibles (como AMD Athlon MP) utilizan el conjunto de instrucciones X86, se ha formado la enorme línea actual de series X86 y CPU compatibles. x86CPU actualmente incluye principalmente CPU de servidor Intel y CPU de servidor AMD.
(2) Conjunto de instrucciones RISC
RISC es la abreviatura de "Computación del conjunto de instrucciones reducidas" en inglés, que significa "conjunto de instrucciones reducido" en chino. Fue desarrollado sobre la base del sistema de instrucciones CISC. Alguien probó la máquina CISC y demostró que la frecuencia de uso de varias instrucciones es bastante diferente. Las instrucciones más utilizadas son algunas instrucciones relativamente simples, que solo representan el 20% del total. número total de instrucciones. Pero la frecuencia de aparición en el programa representa el 80%. Un sistema de instrucción complejo aumentará inevitablemente la complejidad del microprocesador, haciendo que el desarrollo del procesador sea largo y costoso. Y las instrucciones complejas requieren operaciones complejas, que inevitablemente reducirán la velocidad de la computadora. Por las razones anteriores, las CPU RISC nacieron en la década de 1980. En comparación con las CPU CISC, las CPU RISC no solo simplificaron el sistema de instrucción, sino que también adoptaron algo llamado "estructura superescalar y supercanal", que aumentó considerablemente las capacidades de procesamiento paralelo. El conjunto de instrucciones RISC es la dirección de desarrollo de las CPU de alto rendimiento. Se opone al tradicional CISC (Conjunto de instrucciones complejas). En comparación, RISC tiene un formato de instrucción unificado, menos tipos y menos métodos de direccionamiento que conjuntos de instrucciones complejos. Por supuesto, la velocidad de procesamiento ha mejorado enormemente. En la actualidad, las CPU con este sistema de instrucciones se utilizan comúnmente en servidores de gama media a alta, especialmente los servidores de gama alta utilizan CPU con el sistema de instrucciones RISC. El sistema de instrucciones RISC es más adecuado para el sistema operativo UNIX de servidores de alta gama. Ahora Linux también es un sistema operativo similar a UNIX. Las CPU de tipo RISC no son compatibles con las CPU Intel y AMD en software y hardware.
En la actualidad, las CPU que utilizan instrucciones RISC en servidores de gama media a alta incluyen principalmente las siguientes categorías: procesadores PowerPC, procesadores SPARC, procesadores PA-RISC, procesadores MIPS y procesadores Alpha.
(3) IA-64
Ha habido mucho debate sobre si EPIC (Computadoras de instrucción explícitamente paralelas) es el sucesor de los sistemas RISC y CISC en términos de sistema. se parece más al procesador Intel, un paso importante hacia el sistema RISC. En teoría, la CPU diseñada por el sistema EPIC puede manejar el software de aplicación de Windows mucho mejor que el software de aplicación basado en Unix bajo la misma configuración de host.
La CPU del servidor Intel que utiliza tecnología EPIC es Itanium (nombre en clave de desarrollo: Merced). Es un procesador de 64 bits y el primero de la serie IA-64. Microsoft también ha desarrollado un sistema operativo con el nombre en código Win64 y lo admite en software.
Después de que Intel adoptó el conjunto, nació la arquitectura IA-64 que utiliza el conjunto de instrucciones EPIC. IA-64 es una gran mejora con respecto a x86 en muchos aspectos. Rompe muchas limitaciones de la arquitectura tradicional IA32 y logra mejoras revolucionarias en las capacidades de procesamiento de datos, estabilidad del sistema, seguridad, usabilidad y una racionalidad considerable.
El mayor defecto de los microprocesadores IA-64 es su falta de compatibilidad con x86. Para que los procesadores IA-64 de Intel ejecuten mejor el software de ambas generaciones, es necesario el decodificador de x86 a IA-64. introducido en (Itanium, Itanium2...), para que las instrucciones x86 se puedan traducir a instrucciones IA-64. Este decodificador no es el decodificador más eficiente, ni es la mejor manera de ejecutar código x86 (la mejor manera es ejecutar código x86 directamente en el procesador x86), por lo que el rendimiento de Itanium e Itanium2 cuando ejecutan aplicaciones x86 es muy malo. Esta también se ha convertido en la razón fundamental del surgimiento de X86-64.
(4) X86-64 (AMD64/EM64T)
Diseñado por AMD, puede manejar operaciones enteras de 64 bits al mismo tiempo y es compatible con la arquitectura X86-32 . Admite direccionamiento lógico de 64 bits y ofrece la opción de convertir a direccionamiento de 32 bits; sin embargo, las instrucciones de operación de datos son de forma predeterminada de 32 bits y 8 bits, y ofrece la opción de convertir a 64 bits y 16 bits; admite registros de propósito general, si es una operación de 32 bits, es necesario expandir el resultado a 64 bits completos. De esta manera, existe una diferencia entre "ejecución directa" y "ejecución de conversión" en la instrucción. El campo de instrucción es de 8 bits o 32 bits, lo que puede evitar que el campo sea demasiado largo.
La creación de x86-64 (también llamado AMD64) no es infundada. El espacio de direccionamiento de 32 bits de los procesadores x86 está limitado a 4 GB de memoria y los procesadores IA-64 no son compatibles con x86. AMD considera plenamente las necesidades de los clientes y mejora las funciones del conjunto de instrucciones x86 para que este conjunto de instrucciones pueda admitir modos informáticos de 64 bits al mismo tiempo. Por lo tanto, AMD llama a su estructura x86-64. Técnicamente, para realizar operaciones de 64 bits en la arquitectura x86-64, AMD ha introducido un nuevo registro de uso general R8-R15 como una expansión del uso original de estos registros. Los registros originales como EAX y EBX también se han ampliado de 32 bits a 64 bits. Se han agregado ocho nuevos registros a la unidad SSE para brindar soporte a SSE2. El aumento en el número de registros conducirá a mejoras en el rendimiento. Al mismo tiempo, para admitir códigos y registros de 32 y 64 bits, la arquitectura x86-64 permite que el procesador funcione en los dos modos siguientes: modo largo (modo largo) y modo heredado (modo genético). El modo largo se divide en dos submodos: Modo (modo de 64 bits y modo de compatibilidad). El estándar se ha introducido en los procesadores de servidor Opteron de AMD.
Este año también se lanzó la tecnología EM64T que admite 64 bits. Antes de llamarse oficialmente EM64T, era IA32E. Este es el nombre de la tecnología de extensión de 64 bits de Intel para distinguir el conjunto de instrucciones X86. El EM64T de Intel admite el submodo de 64 bits, que es similar a la tecnología X86-64 de AMD. Utiliza direccionamiento de plano lineal de 64 bits, agrega 8 nuevos registros de propósito general (GPR) y agrega 8 registros para admitir instrucciones SSE. Al igual que AMD, la tecnología de 64 bits de Intel será compatible con IA32 y IA32E sólo se utilizará cuando se ejecute un sistema operativo de 64 bits. IA32E estará compuesto por 2 submodos: submodo de 64 bits y submodo de 32 bits, que son compatibles con versiones anteriores de AMD64. El EM64T de Intel será totalmente compatible con la tecnología X86-64 de AMD.
Ahora el procesador Nocona ha agregado algo de tecnología de 64 bits y el procesador Intel Pentium 4E también admite tecnología de 64 bits.
Cabe decir que ambas son arquitecturas de microprocesador de 64 bits compatibles con el conjunto de instrucciones x86, pero aún existen algunas diferencias entre EM64T y AMD64. El bit NX en el procesador AMD64 no es procesado por. Intel no se proporcionará en el servidor.
11. Superpipeline y superescalar
Antes de explicar superpipeline y superescalar, primero comprendamos el pipeline. Intel utilizó por primera vez el pipeline en el chip 486. La línea de montaje funciona como una línea de montaje en la producción industrial. En la CPU, una tubería de procesamiento de instrucciones se compone de 5 a 6 unidades de circuito con diferentes funciones, y luego una instrucción X86 se divide en 5 a 6 pasos y luego se ejecuta mediante estas unidades de circuito respectivamente, de modo que una instrucción se pueda completar en una. Ciclo de reloj de la CPU, aumentando así la velocidad de cálculo de la CPU. Cada canalización de números enteros del Pentium clásico se divide en cuatro niveles de canalización, a saber, captación previa de instrucciones, decodificación, ejecución y reescritura de resultados. El canalización de punto flotante se divide en ocho niveles de canalización.
Superscalar utiliza múltiples canales integrados para ejecutar múltiples procesadores al mismo tiempo. Su esencia es intercambiar espacio por tiempo. El súper oleoducto consiste en completar una o más operaciones en un ciclo de máquina refinando el oleoducto y aumentando la frecuencia principal. Su esencia es intercambiar tiempo por espacio. Por ejemplo, la tubería del Pentium 4 tiene hasta 20 etapas. Cuanto más largos estén diseñados los pasos (etapas) de la canalización, más rápido podrá completar una instrucción, por lo que podrá adaptarse a CPU con frecuencias operativas más altas. Sin embargo, un proceso demasiado largo también conlleva ciertos efectos secundarios. Es muy probable que la velocidad de cálculo real de una CPU con una frecuencia más alta sea menor. Este es el caso del Pentium 4 de Intel, aunque su frecuencia principal puede llegar a ser tan alta. 1,4G o más, pero su rendimiento informático es muy inferior al 1,2G Athlon de AMD o incluso al Pentium III.
12. Forma de embalaje
El embalaje de la CPU es una medida de protección que utiliza materiales específicos para solidificar el chip de la CPU o el módulo de la CPU para evitar daños. Generalmente, la CPU debe empaquetarse antes. se puede entregar al usuario. El método de empaquetado de la CPU depende de la forma de instalación de la CPU y del diseño de integración del dispositivo. Desde un punto de vista de clasificación amplio, las CPU que generalmente se instalan usando sockets Socket se empaquetan usando PGA (matriz de cuadrícula), mientras que las CPU instaladas usando ranuras Slot x se empaquetan todas. utilizando el formato de embalaje SEC (caja de conexiones de un solo lado). También existen tecnologías de embalaje como PLGA (Plastic Land Grid Array) y OLGA (Organic Land Grid Array). Debido a la competencia en el mercado cada vez más feroz, la dirección de desarrollo actual de la tecnología de empaquetado de CPU es principalmente el ahorro de costos.
13. Multihilo
Multihilo simultáneo, denominado SMT. SMT puede copiar el estado estructural en el procesador, lo que permite que varios subprocesos en el mismo procesador se ejecuten simultáneamente y compartan completamente los recursos de ejecución del procesador. Puede maximizar el procesamiento superescalar desordenado y de gran alcance y mejorar la utilización de la informática del procesador. Los componentes alivian los retrasos en el acceso a la memoria causados por dependencias de datos o errores de caché. Cuando no hay varios subprocesos disponibles, los procesadores SMT son casi iguales a los procesadores superescalares tradicionales de gran tamaño. Lo más atractivo de SMT es que sólo requiere un pequeño cambio en el diseño del núcleo del procesador, lo que puede mejorar significativamente el rendimiento casi sin coste adicional. La tecnología de subprocesos múltiples puede preparar más datos para ser procesados por el núcleo informático de alta velocidad y reducir el tiempo de inactividad del núcleo informático. Esto sin duda es muy atractivo para sistemas de escritorio de gama baja. A partir del Pentium 4 de 3,06 GHz, todos los procesadores Intel admitirán la tecnología SMT.
14. Multinúcleo
Multinúcleo también se refiere a multiprocesadores de un solo chip (multiprocesadores de chip, denominados CMP). CMP fue propuesto por la Universidad de Stanford en Estados Unidos. Su idea es integrar SMP (multiprocesador simétrico) en procesadores paralelos a gran escala en el mismo chip, y cada procesador ejecuta diferentes procesos en paralelo. En comparación con CMP, la flexibilidad de la estructura del procesador SMT es más destacada.
Sin embargo, cuando el proceso semiconductor ingresa a 0,18 micrones, el retardo de la línea ha excedido el retardo de la puerta, lo que requiere que el diseño del microprocesador se lleve a cabo dividiendo muchas estructuras unitarias básicas con una escala más pequeña y una mejor localidad. Por el contrario, dado que la estructura CMP se ha dividido en múltiples núcleos de procesador para el diseño, cada núcleo es relativamente simple, lo que favorece un diseño optimizado y, por lo tanto, tiene más perspectivas de desarrollo. Actualmente, el chip Power 4 de IBM y el chip MAJC5200 de Sun utilizan la estructura CMP. Los procesadores multinúcleo pueden compartir caché dentro del procesador, mejorar la utilización de la caché y simplificar la complejidad del diseño de sistemas multiprocesador.
En la segunda mitad de 2005, también se integrarán nuevos procesadores de Intel y AMD en la estructura de CMP. El código de desarrollo del nuevo procesador Itanium es Montecito. Adopta un diseño de doble núcleo, tiene al menos 18 MB de caché en el chip y se fabrica mediante un proceso de 90 nm. Su diseño es definitivamente un desafío para la industria de chips actual. Cada uno de sus núcleos individuales tiene cachés L1, L2 y L3 independientes y contiene aproximadamente mil millones de transistores.
15. SMP
SMP (Multiprocesamiento simétrico), abreviatura de estructura de multiprocesamiento simétrico, se refiere a un grupo de procesadores (múltiples CPU) ensamblados en una computadora, cada uno de ellos. El subsistema de memoria y la estructura del bus se comparten entre las CPU. Con el apoyo de esta tecnología, un sistema de servidor puede ejecutar varios procesadores al mismo tiempo y compartir memoria y otros recursos del host. Al igual que el Xeon dual, que es lo que llamamos bidireccional, este es el tipo más común en sistemas de procesador simétrico (Xeon MP puede admitir hasta cuatro vías, AMD Opteron puede admitir de 1 a 8 vías). También hay algunos que son el número 16. Pero en general, la escalabilidad de las máquinas con estructura SMP es pobre y es difícil lograr más de 100 multiprocesadores. Los convencionales generalmente tienen entre 8 y 16, pero esto es suficiente para la mayoría de los usuarios. Es más común en arquitecturas de placas base de estaciones de trabajo y servidores de alto rendimiento, como servidores UNIX que pueden admitir sistemas con hasta 256 CPU.
Las condiciones necesarias para construir un sistema SMP son: hardware que admita SMP, incluida la placa base y la plataforma del sistema CPU que admita SMP, y software de aplicación que admita SMP.
Para permitir que el sistema SMP funcione de manera eficiente, el sistema operativo debe admitir sistemas SMP, como sistemas operativos de 32 bits como WINNT, LINUX y UNIX. Es decir, capaz de realizar múltiples tareas y subprocesos. Multitarea significa que el sistema operativo puede permitir que diferentes CPU completen diferentes tareas al mismo tiempo; multiproceso significa que el sistema operativo puede permitir que diferentes CPU completen la misma tarea en paralelo.
Para configurar un sistema SMP, existen requisitos muy altos para la CPU seleccionada. Primero, la unidad APIC (Controladores de interrupción programables avanzados) debe estar integrada dentro de la CPU. El núcleo de la especificación de multiprocesamiento de Intel es el uso de controladores de interrupción programables avanzados (APIC), nuevamente, el mismo modelo de producto, el mismo tipo de núcleo de CPU, exactamente la misma frecuencia de operación, finalmente, manténgalo lo más igual posible. número, porque cuando dos lotes de CPU de producción se ejecutan como procesadores duales, puede suceder que una CPU esté sobrecargada y la otra esté muy poco cargada, incapaz de ejercer el máximo rendimiento, o algo peor, puede provocar una falla.
16. Tecnología NUMA
NUMA es una tecnología de almacenamiento compartido distribuido de acceso no uniforme. Es un sistema compuesto por varios nodos independientes conectados a través de redes dedicadas de alta velocidad. una sola CPU o un sistema SMP. En NUMA, existen múltiples soluciones para la coherencia de la caché, que requieren soporte del sistema operativo y software especial. La Figura 2 es un ejemplo del sistema NUMA de Sequent. Hay tres módulos SMP conectados por una red dedicada de alta velocidad para formar un nodo, y cada nodo puede tener 12 CPU. Sistemas como Sequent pueden llegar hasta 64 CPU o incluso 256 CPU. Obviamente, esto se basa en SMP y luego se expande con la tecnología NUMA. Es una combinación de estas dos tecnologías.
17. Tecnología de ejecución fuera de orden
La ejecución fuera de orden significa que la CPU permite que se envíen múltiples instrucciones por separado a cada dispositivo correspondiente en un orden que no es el mismo. especificada por el programa. De esta manera, después de analizar el estado de cada unidad de circuito y la situación específica de si cada instrucción se puede ejecutar por adelantado, las instrucciones que se pueden ejecutar por adelantado se envían inmediatamente a la unidad de circuito correspondiente para su ejecución. las instrucciones no se ejecutan en el orden especificado, y luego la unidad de reordenamiento Reorganiza los resultados de cada unidad de ejecución en el orden de las instrucciones. El propósito de utilizar tecnología de ejecución desordenada es hacer que los circuitos internos de la CPU funcionen a plena capacidad y, en consecuencia, aumentar la velocidad de los programas en ejecución de la CPU. Tecnología de bifurcación: las instrucciones (de bifurcación) deben esperar los resultados al realizar operaciones. Generalmente, las bifurcaciones incondicionales solo deben ejecutarse en el orden de las instrucciones, mientras que las bifurcaciones condicionales deben decidir si continúan en el orden original en función de los resultados procesados.
18. Controlador de memoria dentro de la CPU
Muchas aplicaciones tienen patrones de lectura más complejos (casi aleatoriamente, especialmente cuando los accesos al caché son impredecibles) y el ancho de banda no se utiliza de manera eficiente. Una aplicación típica de este tipo es el software de procesamiento empresarial. Incluso si tiene funciones de CPU como la ejecución fuera de orden, seguirá estando limitada por la latencia de la memoria. De esta manera, la CPU debe esperar hasta que se cargue el dividendo de los datos requeridos para la operación antes de poder ejecutar la instrucción (ya sea que los datos provengan del caché de la CPU o del sistema de memoria principal). La latencia de la memoria de los sistemas de gama baja actuales es de aproximadamente 120 a 150 ns y la velocidad de la CPU ha alcanzado más de 3 GHz. Una sola solicitud de memoria puede desperdiciar entre 200 y 300 ciclos de CPU. Incluso con una tasa de aciertos de caché del 99%, la CPU puede pasar el 50% de su tiempo esperando a que se completen las solicitudes de memoria, por ejemplo debido a la latencia de la memoria.
Puedes ver que la latencia del controlador de memoria integrado Opteron es mucho menor que la latencia del chipset que admite controladores de memoria DDR de doble canal. Intel también planea integrar el controlador de memoria dentro del procesador, lo que hará que el chip Northbridge pierda importancia. Pero cambiar la forma en que el procesador accede a la memoria principal ayuda a aumentar el ancho de banda, reducir la latencia de la memoria y mejorar el rendimiento del procesador.